【導讀】SiC FET（即SiC JFET和硅MOSFET的常閉共源共柵組合）等寬帶隙半導體開關推出后，功率轉換產品無疑受益匪淺。此類器件具有超快的開關速度和較低的傳導損耗，能夠在各類應用中提高效率和功率密度。然而，與緩慢的舊技術相比，高電壓和電流邊緣速率與板寄生電容和電感的相互作用更大，可能產生不必要的感應電流和電壓，導致效率降低，組件受到應力，影響可靠性。此外，由于現在SiC FET導通電阻通常以毫歐為單位進行測量，因此，PCB跡線電阻可能相當大，須謹慎降低以保持低系統傳導損耗。
設定電流邊緣速率
SiC FET可輕松實現超過1000A/μs的電流邊緣速率（圖1），這樣SiC FET、其負載和本地去耦電容之間的開關回路周圍的電感會產生瞬態電壓（圖2）。例如，依據E = -Ldi/dt，100nH回路電感可產生100V的瞬態電壓，這會導致器件工作電壓提高、擊穿裕量減少且EMI增加。
圖1 ：與同等級的Si SJ MOSFET相比，SiC FET開關波形顯示 >1000A/μs 的邊緣速率
圖2 ：具有高di/dt的典型開關回路
這是真實的電感值，在典型電源應用中，考慮到組件的物理尺寸，無法將其緊密封裝在一起。例如，根據Terman的等式1計算得出，如果寬度(W)為2.5mm且銅重量(T)為2oz (0.07mm)，對于每個 “出發” 和 “返回” 連接，僅50mm (l) 的PCB跡線可產生大約100nH的總電感。
這個關系適用于隔離的出發和返回跡線，不適用于返回平面上方的單條跡線。有趣的是，從圖中可以看出，電感與跡線寬度和厚度的關系相對較小，長度是主要因素。（圖3）
圖3 ：根據等式1，隔離的跡線電感隨厚度和寬度的變化
圖表顯示，通過將高頻率去耦電容（圖2中的Cd）放置在比大直流鏈路電容更靠近開關的位置，可有效縮短長度并獲得最大優勢，電容不是低電感類型時候效果更為明顯。如果出發和返回路徑十分接近，通常使用銅平面， 則電感大幅減少（圖4）。
圖4 ：返回平面在跡線下方可顯著減少總電感
根據Clayton的等式2，現在，與返回平面相距1.6mm(H)的2.5mm(W) 跡線的總回路電感僅為32nH。該等式對W/H>1有效，同樣，跡線厚度不是主要因素，但現在，跡線寬度以及跡線與平面之間的距離可產生顯著影響（圖5）。如果返回平面同時位于跡線上方和下方，則電感進一步減少，并獲得增強屏蔽的額外優勢。
圖5 ：當返回路徑是銅平面時，電感減少，并隨著間隔距離和跡線寬度的變化而顯著變化
除跡線外，導通孔也會使電感增加，并且會出現電阻性壓降，應盡可能避免在功率路徑中使用。導通孔的電感取決于尺寸以及孔是否填補，直徑為0.5mm、長度為1.6mm且未填補的孔，其電感大約為0.5nH。該值通常可以忽略不計，尤其是如果有多個平行的導通孔，功率路徑中可能會出現這種情況。
柵極和源連接中的公共連接電感是一大問題
如果 SiC FET 柵極驅動回路及其源極電流共用任一長度的跡線，則公共連接的電感會產生瞬態電壓，其中負載電流階躍作用于柵極驅動（圖6）。最糟糕的情況是，關斷驅動信號的幅度減小，這可能會導致 “幻象導通”，在橋式轉換器支路中產生 “擊穿”，帶來災難性損壞。即使分離的柵極驅動回路連接至三引腳TO-247器件的源極，仍有大約10nH的封裝電感，這是常見現象，無法消除，如果源極電流邊緣速率為1000A/μs，會產生10伏的瞬態電壓。在實際設計中，這些邊緣速率通常較為緩慢，解決方案之一是使用四引腳器件，并與源極建立單獨的內部 “開爾文” 連接，比如UnitedSiC (Qorvo)提供的器件。這能夠將公共連接電感降至大約1nH的裸片數據，從而實現更高的邊緣速率以及可能更低的動態損耗。
圖6 ：高源極 di/dt 和公共連接電感會產生瞬態柵極電壓
電路電容可導致不必要的耦合
請注意，較寬的跡線可有效降低電感和瞬態電壓，但也會提高對相鄰跡線、組件和地面的電容。SiC FET所具備的高dV/dt 速率能夠引起位移電流，這會導致高EMI水平和混亂操作。例如，邊緣速率為100kV/μs 時，SiC FET可輕松開關，僅通過10pF就能產生1A。電流以通常難以識別的路線圍繞系統流動。在高側開關的源連接處，對主開關節點的電容是一個特殊問題。主開關節點可通過物理方式隔離，以避免耦合至任何敏感的控制或反饋連接。然而，始終有路徑通過柵極驅動器連接至系統其余部分，即使利用磁力或通過光耦合器將其隔離，信號路徑和提供柵極驅動電源的DC-DC轉換器中也將存在殘余電容。為此，在指定具有低耦合電容的隔離部件時，應格外小心，最好不超過數pF。
開關節點和機箱接地之間的電容是共模EMI的主要來源，可能會導致超出法定限制。好在SiC FET等器件的效率往往意味著它們能夠使用小型未接地散熱器操作。如果必須使用較大的接地散熱器，開關器件和散熱器之間可使用銅箔形式的靜電屏蔽，但這勢必會提高熱阻，因此必須小心地對其進行絕緣處理，以滿足安全標準。
散熱考慮因素
SiC FET的損耗通常非常低，因此PCB跡線和平面可作為散熱器，將結溫保持在合理的范圍內。由于與其他發熱組件的相互作用，此類布局的熱阻可能很難量化，因此通常使用多物理模擬軟件來預測結果。PCB材料、層數及其銅重量、氣流方向和速率、表面輻射系數和其他組件產生的交叉加熱都必須考慮在內。
熱量可使用散熱孔通過PCB傳遞，憑借僅大約0.25W/m-K的核心熱導率，對FR4進行改進。直徑為0.5mm、長1.6mm且壁厚為0.025mm的未填補散熱孔的熱阻約為100°C/W（圖7）。
圖7：典型散熱孔的熱阻約為100°C/W。電阻約為0.7毫歐，電感約為0.5nH
舉個例子，僅12個該尺寸的散熱孔就可以將25平方毫米、厚1.6mm的PCB區域的頂部銅平面至底部銅平面的熱阻從約16°C/W減少至8°C/W。絕緣金屬基板 (IMS) 的熱阻約為FR4的45%，但其缺點是成本更高，并且對層數有實際限制。IMS介電厚度通常為每層0.15mm左右，以確保盡可能最低的熱阻，這通常是目標，但的確會產生相對較高的電容，并且正如所討論的，可能會產生高共模電流。IMS基板一般用于高密度應用，以便通過液體或強制空氣冷卻將熱量最大限度排出到板上。對于采用對流冷卻的非關鍵型系統，與銅平面之間具備散熱孔的FR4可能更加適合。隨著越來越多的器件可采用頂部散熱方式，通過PCB對散熱路徑的依賴性降低。
Qorvo已證明，與通過串聯電阻減緩柵極驅動速度等方式相比，簡單的 RC 緩沖電路可有效限制開關邊緣產生的瞬態過電壓。具有極低耗散的相對較小的表貼組件可用于有效降低峰值電壓。緩沖電路應盡可能靠近器件，并使用具備足夠寬度的跡線，以便最大限度減少電感，耗散必要的功率。跡線中以短 “頸” 形式出現的熱折斷可能有助于減少功率器件產生的交叉加熱。
PCB跡線電阻導致效率降低
現在，即使在高額定電壓下，SiC FET的導通電阻只有數毫歐，因此其傳導損耗可能非常低。然而，相關跡線電阻可能相當大，因此應盡可能減少跡線電阻，以維持SiC FET優勢。為了評估影響，PCB電阻取決于銅電阻率、厚度、溫度和跡線長度。一種便捷的測量方式是沿著跡線計算 “平方” 的數量，例如，在25°C時，無論尺寸如何，35μm/1oz銅在每 “平方” 的電阻為0.5毫歐，所以1mm寬、 1mm長的跡線和10密耳寬、10密耳長的跡線一樣，電阻均為0.5毫歐。因此，正如我們在計算電感時使用的，對于長度只有 100mm的2.5mm跡線，測量得出其電阻為20毫歐——通常比最低的SiC FET導通電阻還要多。此外，隨著溫度升高，銅電阻增加，在本例中，100°C時，銅電阻增加至大約26毫歐，因此應將這一因素考慮在內。對于直跡線，“計算平方數” 的方法十分準確，如有突然轉彎，由于電流集聚效應，拐角處的電阻率會提高。無論如何，應避免直角，以防止出現局部高電場強度，避免電壓擊穿風險增加。
對于交流電，應考慮 “趨膚效應”，即隨著頻率增加，電流往往集中到表面流動，而不是在大部分導線內流動。但對于PCB跡線，該效應通常較小，趨膚深度約為66/f1/2mm，因此，即使在1MHz時，開關電流流向深度為0.07mm或總厚度為2oz的銅。諧波電流不會滲透得這么深，但其幅度更小。
當高頻率交流電通過銅平面返回時，可以假設該路徑上的電阻更低。然而，由于電流集中到功率跡線下方且只有直流組件顯著分散，優勢并不明顯（圖8）。
圖8 ：平面中的交流返回電流集中到功率跡線下方。任何直流組件分散得更廣
結論
應了解并降低實際連接電阻，以便充分發揮SiC FET的潛在性能。在一些轉換拓撲結構中，寄生電感和電容可能是諧振槽的一部分，因此通常也應該降低。在這種情況下，量化和控制電路值仍非常重要。
作者：Qorvo應用工程師Mike Zhu
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