【導讀】本文跟大家分享的是來自西門子公司的一個和探頭，接地相關的真實調試案例，有些電路本來沒有問題，連接上探頭就有問題了；有些電路本來有問題，接上探頭又沒有問題了。這兩種情況的根源在哪呢？怎么發現他？就跟小編來看看示波器作為工程師眼睛是如何幫助大家解決問題的？
又是一個和探頭，接地相關的真實調試案例！
有些電路本來沒有問題，連接上探頭就有問題了；有些電路本來有問題，接上探頭又沒有問題了。兩種情況下的根源可能大不一樣，但一定是有一個沒有被挖出來的根源。
來自西門子公司的李工和R&S的李工一起，追根溯源，搞明白了原來問題出在晶振的"來料不良"上。這令筆者想起有位老采購說的：最容易出問題的物料就三樣：電源，晶振和接插件。在發現問題的過程中，我們可以看到示波器作為"工程師的眼睛"的價值。
2014年7月份，我們啟動了電能質量高端設備開發項目。這個項目的技術需求是采樣點多，數據率高，算法復雜，數據存儲量大，網絡接口多，高級應用多等。面臨這樣的情況，我們通過大量分析和評估，決定新構建硬件平臺來滿足產品需求。通過對多家處理器進行分析？ 比對，最終一個全新的硬件架構出爐了：以雙核CPU配上FPGA，Switch，DOM盤等來實現數據獲取，傳輸，計算，存儲，通信等功能。經過一番努力，很快我們的板卡打樣回板，并完成了SMT，正式進入軟硬件調試階段。在完成小系統（CPU，DDR，Flash等）主要器件測試后，我們進入小系統外圍器件的開發環節，在做SATA-DOM盤測試時，發現了DOM盤無法連接的問題。在軟件工程師的配合測試下，很快定位出是差分晶振輸出給CPU的差分LVDS參考時鐘未能穩定鎖定，導致控制器無法正常工作。在公司內部尋找測試高速信號的示波器，發現基本都是帶寬很低的示波器，且不配有有源差分探頭，根本無法看到波形，從而無法判斷是原理設計問題，還是PCB，或器件焊接及其它問題，項目就此卡住了。接下來就是一頓滿地找能用的示波器過程了，那個汗啊！
真是趕巧，我們公司早準備配置高端示波器了，由于采購流程很長，一直處于在Tek，R&S，Agilent三家聯系和產品評估中。通過我們的采購很快聯系上這三家公司的銷售，R&S是在聯系之后，以最快的速度，率先給我們發來測試示波器樣機的廠家，正是雪中送碳，久旱逢甘霖啊！拿到示波器測試樣機的當天，筆者就快速拆封上電，準備信號測試了。由于之前一直用另外兩家的示波器，初始使用R&S的示波器，其軟件界面及操作按鈕均不是很熟悉，操作起來相對生澀。經過簡單摸索后，基本能做簡單測試了，但是要進行高速信號測量還不能快速搞定，只能求助技術支持了。通過采購順利聯系上銷售工程師-楊毓，在其幫助下，又快速聯系上了技術支持工程師-李星。在李工的遠程協助下，很快可以進行高速信號測量，并抓到了時鐘波形。李工擔心筆者這邊搞不好，又在第二天上午趕到我們公司，進行現場培訓指導。基于抓到的時鐘波形，我們展開全面分析，李工深厚的技術知識，對筆者這個詭異問題的分析提供了重要思路。
先是原理分析，初步結論是：硬件原理設計上不存在太多的問題。這是一個LVDS時鐘晶振發出差分LVDS 時鐘后，通過交流耦合連到CPU側（圖）。
原理上找不到問題，只能集中精力測量波形并進行詳細分析了。通過R&S示波器，用有源差分探頭（圖1）和有源單端探頭在CPU側來捕獲時鐘輸出波形（圖2）。
圖1差分探頭測得圖
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圖2單端探頭測得圖
從圖可知：時鐘質量在CPU端差，信號差分擺幅不夠，而且共模電壓超出范圍，且波形畸變嚴重。CPU側的PLL針對這個輸入時鐘信號無法鎖定，也是理所但然的。難道是PCB設計有問題？
PCB走線的截圖如下：
圖中：U2為差分晶振，晶振背面的C101和C102為交流耦合電容。PCB的走線為：線寬8mil，線間距16mil，差分等長控制在5mil，總線長1550mil（小于器件資料的2000mil）。
再仔細分析PCB設計，滿足器件資料的布局布線要求，且也符合多年高速設計經驗。理論上應該不存在問題，怎么會有這么奇怪的波形呢？難道是CPU負載側有問題？聯系CPU的技術支持，通過對原理圖和PCB分析，很快得到一些可能存在問題的信息：末端跨接電阻是否焊接，芯片接地是否正確等等。通過實驗，依次排除這些因素。
那么此時，只能進行全面信號測量詳細分析了。首先是晶振外圍電路測量。應用R&S的示波器，選擇交流耦合測量方式，發現晶振的供電電源紋波很大，3.3V直流電的紋波達到100mv左右，由于這個供電來自DC/DC電源，存在這么大的紋波有可能導致晶振輸出異常。飛線取LDO輸出的3.3V（確認紋波小于10mv），再次測試發現PLL仍然不能鎖定，CPU側測試波形依然不符合LVDS信號標準。但是在測量過程中偶然發現一個異常，就是用R&S單端無源探頭來測量晶振輸出側的信號電壓時，發現PLL竟然鎖上了。此時是將單端探頭的接地線接在LVDS信號的負端，探針頂住信號正端。這是個什么情況，百思不得其解啊……完全顛覆了我們的認識了。現在開始懷疑，該差分晶振是否存在質量問題。
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那么接下來針對晶振，根據器件提供的廠家資料中描述的測試方式進行裸片供電測量。其圖紙：（圖3）
圖3 推薦測試電路
將晶振直接飛線供上3.3V的電，斷開現有負載，在差分PN信號間跨接100歐電阻，再進行信號測量，發現晶振輸出確實有問題，其差分信號和單端信號輸出擺幅小，信號畸變嚴重（與圖1和圖2類似）。由此，基本可以得出結論：那就是晶振通過非正規途徑購買的，其質量之差，唉，無語啊！ 根據上述測試情況，這里總結了有兩個問題，分別制定驗證解決方案：
o 通過正規渠道，再購買差分晶振，準備測試；
o 分析為什么在R&S示波器無源探頭地線接到差分信號負端的情況，能使信號質量改善；
針對方案二，模擬探頭標明的電阻，電容分布參數，又進行了一些試驗：例如負端飛線，通過串聯電阻，電容等方式接地，均無法匹配探頭底線接觸的現象。后來仔細分析發現，筆者的單板供電直流穩壓電源的輸出電壓的地線與市電電力線未共地（圖4），即圖中虛線未連接。此時，用萬用表測試示波器探頭的地線與直流源（-端）輸出的GND 之間，發現有個很小的電壓壓差。
圖4 測試組網圖
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當完成Earth共地后（接上虛線），采用下圖5組網測試，此時PLL仍無法鎖存，再用示波器探頭的地線連接差分信號負極時，PLL也無法鎖定了。
圖5 工地測試組網圖
由此可見，這個問題與示波器及探頭本身沒有關系。通過分析發現：由于探頭地接的是電力線準大地，與穩壓電源輸出地之間是浮空關系，存在一些電壓差。此時得出結論，在當前不良的晶振負端接入某個幅度的直流電壓時，相當于提高了差分晶振輸入的共模電壓，一定程度上改善LVDS信號的質量。因此，做了另外一個實驗，通過將差分晶振負端飛線到1.2V電壓上（圖6），人為提供1.2V共模電壓，這時發現PLL鎖定成功，DOM盤正常工作了。
圖6 差分信號負極飛線測試圖
此時用有源差分和有源單端探頭測得波形：
圖7 有源差分探頭測得圖
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圖8 有源單端測得圖
從上兩張圖可得：盡管PLL鎖定了，但是還能看出P，N信號不是180度交叉的，共模電壓也不對，但是此時的差分信號擺幅夠大見圖7，能夠使LVDS的PLL工作。
針對第一種方案，我們采購到了臺灣某家公司的差分晶振，焊接完后，SATA-DOM直接就能穩定工作了，進一步驗證了初始使用的差分晶振是存在質量問題的。當然，針對新的差分晶振，我們也進行 了詳細的波形測試圖9和圖10，發現指標與器件資料一致，且符合LVDS 信號標準。且針對DOM盤進行讀寫文件壓力測試，到目前為止工作正常，這個問題也得到了圓滿的解決。
圖9 有源差分探頭測得圖
圖10 有源單端測得圖
在整個問題定位解決過程中，R&S示波器確實起到了"工程師眼睛"的作用，對高速被測信號的準確測量，并拿到想要的波形，給我們分析問題提供了有力的證據，方便迅捷的窗口界面觸摸操作，大大提升了測量的速度。
