- ESD與閂鎖效應
- 從設計開始控制ESD
- 電路板布局會影響ESD
- 選用適合于應用需求的器件
- 使用的簡單的ESD瞬變抑制技術(shù)
半導體器件常常因靜電放電而失效。弄清楚失效的根源并遵守設計規(guī)則，就有助于避免這種失效。
ESD（靜電放電）是導致電子器件失效的主要原因，它可以在任何階段——從制造到測試、組裝、生產(chǎn)、現(xiàn)場運行以及現(xiàn)場PC裝配等——影響電子器件的功能。專家估計，1994年全世界電子行業(yè)因ESD造成的損失超過900億美元（參考文獻1）。ESD的發(fā)生原因是電荷在某一表面的累積，如摩擦生電。但是，由于電子產(chǎn)品的快速小型化，導致器件的幾何尺寸縮小，其中包括層厚度，因此這些高密度器件就很容易受到很小ESD造成的損壞。
造成ESD的人為原因包括人造地毯、人造地板、羊毛服裝、尼龍服裝、塑料家具、塑料扇葉的風扇、普通塑料容器、帶塑料吸嘴的去焊器、不導電的鞋、人造地板墊、玻璃纖維容器、普通塑料袋以及類似的材料。使用塑料零件的機器也可以成為靜電的來源，因為塑料部件之間的相互摩擦會積累電荷。設備產(chǎn)生的高強度電磁場也會在鄰近元件中感應產(chǎn)生靜電荷。
靜電是一種看不見的破壞力，會對電子元器件產(chǎn)生影響。ESD未必總造成元器件的完全失效；它會造成一般測試無法檢測到的元器件潛在缺陷。這種“脆弱”的元器件在系統(tǒng)工作期間，在惡劣環(huán)境條件下，更可能在現(xiàn)場發(fā)生失效。在制造、儲存、運輸、包裝、組裝、測試階段采取一些簡單的預防措施，再適當?shù)卦O計電路，就可以減少由ESD造成的損壞影響。
對于半導體器件來說，如果有一個強電場施加在器件結(jié)構(gòu)中的氧化物薄膜上，則該氧化物薄膜就會因介質(zhì)擊穿而損壞。很細的金屬化跡線會由于大電流而損壞，并會由于浪涌電流造成的過熱而形成開路。PN結(jié)的失效可能是由于“電流擁塞”效應而引起的，這種效應在大電流通過PN結(jié)造成大電流密度時發(fā)生。ESD造成的潛在缺陷可能使器件在以后更容易損壞，并且可能使器件時好時壞。
ESD與閂鎖效應
ESD和相關(guān)的電壓瞬變都會引起閂鎖效應（latch-up），這是半導體器件的主要失效之一。在閂鎖情況下，器件在電源與地之間形成短路，造成大電流、EOS（電過載）和器件損壞。CMOS器件之所以因閂鎖效應而特別容易損壞，乃是因為電感會在器件的寄生電容中累積。另外，氧化物材料中任何原子一級的缺陷都會降低氧化物層的介電強度，使器件很容易因靜電電壓而失效（見本文網(wǎng)頁版的附文《ESD閂鎖效應的模型》）。
電子系統(tǒng)中常見的ESD問題是通信接口器件，如RS-232驅(qū)動器和接收器的失效。這些器件在ESD脈沖通過人們頻繁插拔的電纜互聯(lián)傳播時，在電纜接觸到未端接連接器的帶電表面時，就會損壞。當這些ESD脈沖的頻率超過1GHz時，PC電路板的印制線和小段電纜就會像天線一樣，接收這些干擾信號。
圖1示出了最近對一種頻繁失效的CMOS數(shù)據(jù)收發(fā)器IC進行的ESD閂鎖效應調(diào)查的結(jié)果：在某些情況下，IC封裝帶電，并燒毀了下面的電路板。為了確定故障的原因，用一臺記錄儀器監(jiān)視電源和RS-232收發(fā)器的輸入端。記錄的波形顯示出在收發(fā)器器件的輸入端和電源腳有短時的電壓瞬變。當這些瞬變電壓迫使寄生PNPN結(jié)構(gòu)導通時，就發(fā)生閂鎖效應。一旦寄生的SCR導通，SCR就是電源通過器件到地的一條低阻通路。在這樣的條件下，通路中的電流很大，從而導致器件中因熱過載而熱耗散異常。過度的熱過載會使塑封外殼升溫并開裂。
從設計開始控制ESD
防止由ESD引起的失效的第一步是電路設計。要從ESD出發(fā)，選用適合于應用需求的器件。對采用不易受ESD損壞的元器件的電路進行恰當?shù)脑O計，就可減少電路板和系統(tǒng)現(xiàn)場失效的發(fā)生率。例如，決不因其速度較快而選用某個器件，而要按所需的工作速度來挑選合適的器件。高速邏輯轉(zhuǎn)換會產(chǎn)生高頻電磁場，干擾電路板上的其它器件。高速器件使用不當，會因開關(guān)引起的有害輻射而添麻煩。
在實驗室中按規(guī)格測試和驗證合格的設備在實際現(xiàn)場條件下可能會出現(xiàn)問題。只有預計到現(xiàn)場可能出現(xiàn)的問題，才能按照在各種工作環(huán)境中正常工作這一要求來進行電路設計。這種情況對處理ESD問題特別適用，因為這樣的問題可能會因現(xiàn)場搬運PC組件時不遵守注意事項而發(fā)生。為了解決ESD問題，在產(chǎn)品設計時采取預防ESD損壞的措施是必要的。即使某個器件具有內(nèi)置的保護網(wǎng)絡來防止ESD損壞，也應在為受損壞的應用場合采用外部元器件進行更高級別的防護。
一種眾所周知的ESD能量抑制技術(shù)是在電路的關(guān)鍵部位使用瞬變抑制二極管。這樣的器件基本上是快速響應的電壓箝位器件。當ESD或其它因素產(chǎn)生一個過壓瞬變脈沖時，瞬變抑制器就按照其額定值將電壓箝位于一個安全電壓值，以保護瞬變抑制器后面連接的器件。應根據(jù)器件能承受的預計瞬時功耗，仔細地選擇瞬變抑制器的功率承受大小。
[page]一種可在電路輸入級使用的簡單的ESD瞬變抑制技術(shù)，就是將一個磁珠串在輸入引線上，并在輸入引線和地之間接一只容量很小的電容器。圖2示出了磁珠的等效電路。輸入端的LC電路起濾波器的作用，將ESD瞬變的能量分流入地。當使用瞬變抑制二極管保護任何輸入端或輸出端時，要使瞬變抑制器盡量靠近這些端子。很長的導線和電路板印制線都有寄生電感，當ESD瞬變脈沖進入電路時，寄生電感就會產(chǎn)生電壓過沖與振鈴問題。
你可使用CMOS布局技術(shù)來防止閂鎖效應，因為CMOS布局技術(shù)可監(jiān)控ESD瞬變會進入器件的各部位：器件的電源引腳、輸入引腳和輸出引腳。你應降低晶體管（PNP和NPN）的增益，并提高閂鎖效應的閾值，方法是加大器件結(jié)構(gòu)中P溝道Tub與P溝道漏極之間的間隔。在電源和p-tub上連接p+和n+保護環(huán)也可以降低晶體管增益，提高閂鎖效應的閾值（圖3）。防止閂鎖效應的其他工藝技術(shù)有：提高阱深度以減少寄生晶體管的增益；采用絕緣襯底（如藍寶石硅）以降低tub和襯底中的電流，；在每個阱下面采用埋層或外延層（圖4）。
你也可以用良好的電路設計技術(shù)來減少ESD危害和與ESD有關(guān)的電子器件失效。元器件選用得當和關(guān)鍵部位使用電路級技術(shù)（保護網(wǎng)絡）均可減少ESD的種種影響。良好的接地與電路板布線技術(shù)；在裝配、生產(chǎn)和測試時小心取放對ESD敏感的器件；在包裝和運輸器件和組裝電路板時采用適當?shù)姆漓o電包裝材料，這些措施都可減少失效。電路屏蔽得當也可以減少ESD的影響。
電路板布局會影響ESD
你如果使用布局和布線都很好的電路板，就可以顯著減少ESD問題的發(fā)生率（見附文《實現(xiàn)ESD故障最小化的電路設計原則》）。每一電路都因為有不同類型的元器件和電流而存在有靜電通量線和磁通量線。如果電路板布線圍住很大的環(huán)形區(qū)，則導電通路就會圍住較大的磁通量，由于環(huán)路起天線的作用，較大的磁通量又會在環(huán)路中感應產(chǎn)生電流。這種環(huán)路電流會產(chǎn)生影響電路中元器件的干擾電磁場。減小環(huán)路區(qū)的方法是使電源線和地線盡量靠近在一起。圖5示出了典型的電源線和地線形成的環(huán)路區(qū)。
要在電路板設計中采用低阻抗地線，以便任何ESD電流都能很容易地流入地，而不是經(jīng)過電子器件的其他低阻通路流入地。一個接地區(qū)域，最好是一個接地層，均可降低ESD的影響，因此，你應將電路板上未用區(qū)域都變成接地層。使信號線靠近地線也可減小環(huán)路面積，并可將大環(huán)路引起的ESD問題減至最少。具有獨立接地層的多層電路板則更為可取。
在電路板布局時，敏感電子元件要遠離潛在的ESD源，如變壓器、線圈和連接器。這些潛在的ESD源會積累電荷或產(chǎn)生雜散的電磁場，從而導致元件損壞。對線圈、變壓器和類似元件進行屏蔽，以抑制這些元件輻射的電磁場，這是明智之舉。要在很長的信號線之間布放一根地線，以減小環(huán)路面積。你把敏感電子元器件放在遠離電路板邊緣的地方，就可避免ESD偶然損壞這些元器件；因為這樣做可避免人體接觸和可能由ESD引起的損壞。
