【導讀】隨著醫療、消費電子和工業市場上的便攜式手持儀器儀表日趨向尺寸更小、重量更輕、電池（或每次充電）續航時間更長、成本更低且通常功能更多方向發展，低功耗已經成為如今電池供電模數轉換器應用的一項關鍵要求。即使是在非電池供電的應用中，低功耗的好處也不容忽視，因為低功耗系統無需散熱器或風扇也能工作，因而尺寸更小、成本更低，而且更加可靠，同時也"更加綠色環保"。此外，許多設計人員在設計產品時都面臨一個挑戰，即在增強產品功能或性能的同時降低或者至少不得超過當前的功耗預算。
當今市場上品種繁多的ADC則使得選擇符合特定系統要求的最佳器件變得更加困難。如果說低功耗是必須的條件，那么除了評估速度和精度等常見的轉換器性能特性之外，還需要考慮更多性能指標。了解這些指標以及設計決策會對功耗預算有何影響，對于確定系統功耗和電池壽命計算非常重要。
ADC的平均功耗是轉換期間所用功耗、不轉換時所用功耗以及各模式下所用時間的函數，如等式1所示。
(1)?PAVG = 平均功耗。
PCONV = 轉換期間的功耗。
PSTBY = 待機或關斷模式下的功耗。
tCONV = 轉換所用時間。
tSTBY = 處于待機或關斷模式的時間。
轉換期間所用功耗通常遠大于待機功耗，因此如果處于待機模式的時間增加，平均功耗會顯著降低。逐次逼近(SAR)型轉換器尤其適合此類工作模式
影響系統電源使用情況的最大因素之一是板上電源的選擇。對于便攜式應用，系統通常由3 V紐扣式鋰電池直接供電。這樣就無需使用低壓差穩壓器，從而節省電能、空間和成本。非電池應用也可受益于具有低VDD電源電壓范圍的轉換器，因為功耗與輸入電壓成正比。為VDDADC選擇最低可接受VDDVDD將可降低功耗。
針對低功耗應用的所有ADC都具有關斷或待機模式，以便在閑置期間節省電能。ADC可以在單次轉換之間關斷，或者以高吞吐速率突發執行一陣轉換，在這些突發之間關斷ADC。對于單通道轉換器，工作模式的控制功能可以集成到通信接口，或者在完成一次轉換后自動進行。
將模式控制集成到通信接口的好處是可以減少引腳數量。這樣可以降低功耗，因為要驅動的輸入更少，同時漏電流也更小。此外，引腳數量越少，封裝尺寸也就越小，同時MCU所需的I/O也越少。無論采用何種控制方法，只要謹慎使用這些模式都能顯著節省電能。
顧名思義，關斷模式會關閉部分ADC電路，從而降低功耗。關斷后電路重新啟動轉換所需的時間決定可有效使用此類模式的吞吐速率。對于帶有內部基準電壓源的ADC，重新啟動時間將由基準電容重新充電所需的時間決定。采用外部基準電壓源的模數轉換器需要足夠的時間在重新啟動時正確跟蹤模擬輸入。
對于當今市場上的所有ADC，功耗均與吞吐速率成正比。功耗由靜態功耗和動態功耗組成。靜態功耗是恒定的，動態功耗則和吞吐速率呈線性變化關系。因此，在滿足應用要求的前提下盡可能選擇最低的吞吐速率可以省電。
圖1所示為AD7091R, 的典型功耗與吞吐速率的函數關系，該器件是ADI公司最近推出的超低功耗ADC。圖中還比較了利用器件的關斷模式（尤其是在較低吞吐速率條件下）可以帶來怎樣的額外省電效果。AD7091R的吞吐速率和關斷模式利用率取決于器件的重新啟動時間，以及基準電容的重新充電時間，因為AD7091R具有片內基準電壓源。基準電容重新充電所需的時間取決于電容大小，以及片內基準電壓源重新啟動時電容的剩余電荷水平。
圖1. AD7091R ADC功耗與吞吐速率的關系
ADC中啟動轉換請求的最常見方法是采用專用轉換輸入引腳或通過串行接口進行控制。采用專用輸入引腳(CONVST)時，轉換在下降沿啟動。然后，由片內振蕩器控制轉換，轉換完成后，可通過串行接口回讀結果。因此，轉換始終以恒定的最佳速度運行，允許器件在轉換完成時進入低功耗模式，從而節省電能。
當ADC中的采樣時刻由片選(CS)上的下降沿啟動時，轉換由內部采樣時鐘(SCLK)信號控制。SCLK頻率將會影響轉換時間和可實現的吞吐速率，進而影響功耗。SCLK速率越快，轉換時間就越短。轉換時間越短，器件處于低功耗模式的時間比例相對于正常模式就越大，因此可以實現顯著的省電效果。也就是說，如果每次轉換需要N SCLK周期，那么對于每秒執行S次轉換，SCLK開關的總時間為S S × N/fSCLK每秒內的靜態時間如等式2所示。
(2)因此，對于給定的每秒采樣次數，隨著fSCLK增加，每秒內的靜態時間也會增加。
例如，假設完成轉換并讀取結果需要16個SCLK周期，則對于采樣速率為100 kSPS且SCLK為30 MHz的系統，靜態時間所占比例為94.67%，也就是說轉換所用時間占5.33%（每秒內53.3 ms）。當SCLK為10 MHz時，同一系統的靜態時間僅占84%，也就是說轉換用時為160 ms。因此，要實現最佳功耗性能，轉換器應以可支持的最高SCLK頻率工作。
針對低功耗應用而設計時，有個很重要的參數卻往往被忽視，即輸出引腳（尤其是SCLK、CS和SDO等通信接口引腳）上的容性負載，因為這些I/O變量會在轉換過程中不斷改變狀態。輸出端上的容性負載等于驅動器IC本身的引腳電容、輸入引腳的引腳電容以及PCB走線電容之和。走線電容通常都很小，處于飛法范圍內，因此意義不大。為容性負載充電所需的功率(PL)是負載(CL)、驅動電壓(VDRIVE)以及充電頻率(f)的函數，其定義如等式3所示。
(3)因此，整個系統的功率等于負載電容(CLn)和開關頻率(fn)乘積之和乘以驅動電壓的平方。
(4)由于ADC驅動SDO引腳，主機微控制器驅動CS、CONVST和SCLK引腳，因此可通過盡可能減少所有器件的引腳電容來實現最低功耗。
對于CS和CONVST引腳，開關頻率僅取決于吞吐速率。如前所述，SCLK頻率應設置為可支持的最大頻率，以便降低功耗。這并不矛盾：重要的是SCLK并不是自由運行——它應該僅在盡可能短的時間內激活，以便在SDO線路上傳播每個位檢驗的結果并控制轉換過程。這點依器件和分辨率而定，但通常為每位一個周期，再加上一些開銷；對于12位轉換器SPI接口，每次采樣約為16個SCLK周期。因此，SCLK的最小頻率為所需周期數乘以吞吐速率。
SDO線路的頻率取決于吞吐速率和轉換結果。雖然這個無法進行控制，但是設計人員應該了解它會對轉換功耗造成什么影響。當結果為101010…序列時，功耗最大；當結果為全1或全0時，功耗最小。
除了降低吞吐速率之外，減小VDRIVE電壓也可明顯降低功耗。模數轉換器通過單電源引腳或單獨的電源來為模擬電路和數字接口供電。使用單獨的VDRIVE電源時，設計靈活性更高并且無需電平轉換器，因為模數接口電壓可與SPI主機的電壓相匹配。為VDRIVE 選擇可用的最低電壓時，系統功耗將最低。
圖2比較了12位ADC在VDRIVE值為3 V和1.8 V時標準SPI接口（含CS、SDO和SCLK）的典型功耗要求與總容性負載的關系，其中吞吐速率為100 kSPS、每次轉換16個SCLK周期以及最差情況SDO輸出為1010。
圖2. 典型接口功耗與容性負載的關系
ADC電路設計的其它典型構成要素包括基準電壓源和運算放大器。不言而喻，應針對低功耗認真選擇這些元件。有些基準電壓源帶有關斷模式，以便在非活動期間降低功耗。放大器選擇視應用而定，因此應考慮到系統吞吐速率，以確保所選放大器能夠使ADC性能達到最佳，同時使功耗降至最低。
12位AD7091R專為低功耗應用而設計，具有一個SPI接口和一個片內精密2.5 V基準電壓源，采樣速率為1 MSPS。轉換通過CONVST引腳啟動。片內振蕩器控制轉換過程，使之能夠優化功耗。引腳電容很小，最大值為5 pF。寬輸入電壓范圍（2.7 V至5.25 V）允許集成到更廣泛的應用中，而不僅僅是電池供電應用。單獨的1.65 V至5.25 V VDRIVE電源則可降低功耗，并提高系統集成能力。
采樣速率為1 MSPS且VDD為3 V時，AD7091R功耗為349 μA（典型值）。由于其功率與吞吐速率成正比，因此100 kSPS時靜態電流為55 μA。不執行轉換但基準電壓源激活時，靜態電流為21.6 μA；在關斷模式下，電流僅為264 nA。AD7091R采用10引腳MSOP或LFCSP封裝。
驅動AD7091R的典型放大器包括 AD8031（針對快速吞吐速率應用）和 AD8420 f（針對較低帶寬應用）。采用2.7 V電源供電時，AD8031的靜態功耗為750 μA（典型值）；采用5 V電源供電時，AD8420的靜態功耗為70 μA（典型值）。
圖3所示為通過CR2032鋰電池供電時AD7091R的典型功耗和計算得出的電池壽命。可以清楚看出，隨著吞吐速率降低，電池壽命明顯延長。
圖3. AD7091R電池壽命和功耗與吞吐速率的關系
與多數其它ADC相比，AD7091R可以在功耗預算上實現顯著節省效果。例如，與最接近的可用競爭產品（一款不帶內部基準電壓源的器件）相比時，對于1 MSPS吞吐速率，AD7091R可使功耗降低3倍（對于3 V電源，其功耗典型值為1 mW，而比較產品的功耗典型值為3.9 mW）。這相當于將CR2032電池壽命延長400小時。考慮需要外部基準電壓源的其它器件時，節省效果更為明顯。
結論
除延長電池壽命之外，降低功耗還有其它很多好處。產生的熱量變少，進而使尺寸變小。穩定性因溫度應力降低而得以提高。由于采用更小的元件，因此PCB尺寸得以縮小；另外，由于無需散熱器之類的配件，因此元件數量得以減少；這些使系統成本降低。
本文概述了系統設計人員在采用ADC的設計中優化功耗時應考慮到的幾個重要因素和好處。
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參考電路
Casamayor, Mercedes and Claire Croke. “How to Save Power in Battery Applications Using the Power-Down Mode in an ADC.” Analog Dialogue, Vol. 37, No. 3, pp. 3-9, 2003.
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