【導讀】在本指南中，將介紹通過活用PI（電源完整性）模擬將2端子MLCC（積層陶瓷貼片電容）改為低ESL產品，以降低電源線路阻抗和減少去耦電容數量的技術支持。
近年來，隨著各類電子系統的高功能和高性能化，IC的消耗電流量越來越大。 另一方面，IC的高功能化推動了內部結構的精細化，因此IC的耐電壓下降，電源電壓值下降。 看近年來的趨勢，需要減少電壓波動，而另一方面，IC 消耗電流變化又在增加。 因此，需要進一步降低另一個因素——阻抗。
不斷提高的降低阻抗及削減去耦電容數量的要求
隨著電源電壓值的下降，降低電源線路的阻抗顯得越來越重要。
為了抑制電壓波動，需要降低阻抗。此處將介紹為了在基板尺寸以及貼裝區域等受到嚴格限制的情況下實現所需要的阻抗特性，TDK所提出的通過替換為低ESL產品來減少去耦電容數量的方案。
低電壓/大電流電源線的去耦電容
近年來，隨著電子設備系統的高功能化和高速動作化，系統內部數字IC用電源線路的特性(PI:電源完整性)顯得越來越重要。
提高PI的關鍵在于降低電源線路的阻抗，因此，在電源線路中使用了大量的MLCC作為去耦電容。
但是，隨著安裝小型化，對基板尺寸和貼裝區域的限制越發嚴格，已很難為了得到期望的阻抗特性而大量貼裝必要的MLCC。
圖1：不同并聯貼裝數量的MLCC阻抗頻率特性圖
通過并聯多個電容可實現低阻抗
在低電壓且大電流的電源回路中，
為了抑制電壓波動，會使用多個去耦用MLCC
課題：數量較多 貼裝面積無空余 成本增加(貼裝費)
采用少量的低ESL產品，實現低阻抗
因此，TDK建議采用低ESL型電容來降低去耦電容的數量和減少貼裝面積。低ESL型電容是低電感成分(ESL)的產品，在從低頻到高頻的寬頻帶實現了低阻抗。因此，大量使用通常型電容才能實現的阻抗特性，低ESL型電容只需很少的數量即可實現。
圖2：典型低ESL產品的阻抗頻率特性
采用少量的低ESL產品，實現低阻抗
課題：數量較多 貼裝面積無空余 成本增加(貼裝費)
圖3：通常2端子產品 10 個 vs 低ESL產品 1~2 個的阻抗頻率特性
采用少量的低ESL產品，實現低阻抗
基板配線圖案也是電路的一部分
除了去耦電容的最佳選定和最佳結構化之外，貼裝基板的圖案設計對電源線路的低阻抗化也有重要作用。貼裝基板的線路用導體圖案和通孔中存在電阻成分、寄生電感和雜散電容，在電源線路的阻抗設計中，基板本身的電氣成分也需要作為阻抗成分的一部分在基板圖案設計中加以考慮。
圖4：通常DCDC轉換器和IC（Processor）之間的回路示意圖
TDK可實現包括基板信息在內的電源線阻抗模擬工作。
運用PI模擬的電源設計支持
TDK通過導入貼裝基板信息進行PI模擬驗證，為最佳的電源線路設計提供技術支持。
根據基板類型/貼裝面/IC Pin Layout/周邊元器件布局等貼裝基板結構，為選定最佳的電容類型、數量結構、基板線路式樣、元器件排版等提供方案。
圖5：執行PI模擬
課題：數量較多 貼裝面積無空余 成本增加(貼裝費)
一般來說，隨著基板設計的深入而會出現各種制約。因此，為了給客戶開發提供充分的支持，有效活用的最佳時機在基板圖案設計前的初期驗證階段。
例如，在基板圖案設計正式開始之前，我們也可對需要的MLCC去耦電容數量、無法將MLCC配置在IC附近時的容許距離等進行驗證和提案。因此，如果您有電源線路設計方面的困擾，請盡可能在開發的前期階段聯系我們。
