【導讀】類似很多半導體器件，高速模數轉換器并不像我們想象的那樣運行的如何完美。因其固有限制的因素，使得轉換過程中出現錯誤。對于工程師來說，量化高速模數轉換誤碼率的頻率和幅度相當重要，本文就來解密高速模數轉換器的轉換誤碼率。
高速或GSPS ADC(每秒千兆采樣ADC)相對稀疏出現的轉換錯誤不僅造成其難以檢測，而且還使測量過程非常耗時。該持續時間通常超出毫秒范圍，達到幾小時、幾天、幾周甚至是幾個月。為了幫助消減這一耗時測試負擔，我們可以在一定“置信度”的確定性情況下估算誤碼率，而仍然保持結果的質量。
比特誤碼率(BER)與轉換誤碼率(CER)
與串行或并行數字數據傳輸中比特誤碼率的數字等效值類似，轉換誤碼率是轉換錯誤數與樣本總數之比。但是，BER和CER之間有一些截然不同之處。數字數據流中的BER測試采用長偽隨機序列，該序列可于發送器中在傳輸兩端使用常用種子值來啟動。接收器預期將收到理想的傳輸。通過觀察接收數據與理想數據的差異，便可精確計算出BER。兩端之間偽隨機序列數據中的失配(基于種子值)即視為比特錯誤。
與CER不同，誤差測定不像純數字比較那么簡單。由于ADC轉換過程中始終具有小的非線性，另外還存在系統噪聲和抖動，因此并非總是能確定預期數據和實際數據之間的確切差異。相反，需要建立誤差閾值，用于確定轉換錯誤和具有容許預期噪聲的樣本之間的界限。這與數字BER不同，并不會對發送和接收的預期數據進行確切比較。相反，首先必須量化樣本的誤差幅度，然后再確定是轉換錯誤，還是在轉換器和系統的預期非線性范圍內。
ADC后端數字接口的誤碼率必須低于轉換器的內核CER，因此無法忽視。如果并非如此，那么數據輸出傳輸誤差將覆蓋CER并成為主要誤差來源。系統設計人員實際并不關心誤差來自ADC的哪一部分，但是，出于討論目的，我們將僅關注ADC轉換誤碼率。
亞穩態
高速ADC中造成轉換錯誤的一個常見原因是一種稱為亞穩態的現象。高速ADC在將模擬信號轉換為數字值的不同轉換級中往往會使用很多梯形比較器。如果比較器無法確定模擬輸入是高于還是低于其參考點時，就會產生可能導致出現錯誤代碼的亞穩態結果。當兩個比較器的輸入之差幅度非常小或為零時，就可能發生這種情況，此時無法進行正確比較。由于此錯誤值會沿著流水線傳播，因此ADC可能產生重大的轉換錯誤。
當差分模擬輸入為相對較大的正值或負值時，比較器可以快速計算出差值并給出明確決定。當差分值很小或為零時，比較器做出決定所需的持續時間會長很多。如果在此決定點之前比較器輸出鎖存，則將產生亞穩態結果。
幸運的是，有些設計方案可以減輕這個問題。首先，最顯而易見的方法是將比較器的不確定范圍設計地非常小，迫使比較器在可能的最大模擬輸入條件范圍內做出準確決定。不過，這可能造成電路功率和設計尺寸增加。
第二種方法是盡量延遲比較器采樣時間，給模擬輸入最長的時間建立至已知的比較器輸出值。不過，這種方法存在多個限制，因為延遲最長也只能持續到當前采樣時間結束，而后比較器必須繼續處理下一次采樣。
第三種方法是采用智能錯誤檢測和校正算法，該算法會對比較器在高速ADC轉換過程后續階段中引入的不確定性進行數字補償。當比較器未能在最大允許時間內做出決定時，邏輯可檢測到該缺失。然后，此信息可被附加到相關樣本上，以便未來進行內部調整。識別出此警報時，可使用后處理步驟在樣本從轉換器輸出前糾正該錯誤。這可以從圖2中的AD9625看出，它是ADI公司的一款12位、2.5 GSPS ADC。
[page]
置信度
CER置信度(CL)是指在不精確到特定故障率的情況下對未來錯誤的外推預期。這可減少針對給定CER獲取的樣本總數，但代價是不能保證100%的確定性。從數學角度來說，要達到絕對100%的確定性，需要取得無限持續時間內的樣本。因此，根據行業經驗，95%的置信度已經相當接近已知值并且實現了不確定性和測量時間之間的平衡。如果將測試重復一百次，則有95次可以準確識誤碼率。
有時我們會誤認為一旦在測試期間檢測到錯誤，該過程就會結束并找到最終的轉換誤碼率。這既不準確也不完整。無論過程中是否有錯誤，都可以測試轉換誤碼率及相關置信度。但是，如果在給定置信度下檢測到錯誤，則與沒有錯誤時的樣本數相比，必須增加測量的樣本數量。此影響如下圖3所示。
未檢測到錯誤時，公式有所簡化，右邊的項等于零，結果僅取決于左邊的項。當置信度為95%且未檢測到錯誤時，所需的樣本數僅約為預期CER的倒數乘以3。精確到100%置信度時，即對于任何CER值都有CL = 1.0，從數學角度上需要獲取–ln(0)無窮大的無限樣本數(N)。
誤差閾值
高速ADC中的所有轉換誤差并非都“生而平等”。誤差幅度很關鍵，因為有些誤差絕對比其他誤差更重要。例如，一個或兩個最低有效位(LSB)誤差可能在系統的預期噪底之內，甚至可能不會影響瞬時性能。但是，最高有效位(MSB)誤差，乃至滿量程誤差可能造成系統故障事件。因此，CER測試需要具有一種機制或閾值來確定轉換中誤差的嚴重程度。
轉換的誤差閾值應該包括ADC的已知線性不足，以及時鐘抖動和其他超出轉換器功能的系統噪聲。對于任何給定樣本，這些通常會累加為14位ADC的4或5個最低有效位(lsb)或16-32個代碼。根據ADC分辨率、系統性能和應用的誤碼率要求，該值的大小可能略有不同。使用此誤差帶與理想值進行比較后，超出此限值的樣本將被視為轉換錯誤。在傳統視頻ADC中，此錯誤被稱為“閃碼”，因為它會在視頻屏幕上產生亮白色像素閃爍。
可接受的轉換器誤碼率很大程度上取決于信號處理系統和系統誤差容差要求。例如，后院移動藍牙對講系統的用戶可以容忍幾個小時內發生幾次錯誤，甚至不會察覺。對于航天衛星上的任務關鍵型傳感器電路板，則可能需要將轉換器不確定性降至最低，否則衛星可能從天上掉下來。退一步講，即使沒那么嚴重，但也可能發生極其糟糕的事情，例如電視接收信號很差。
[page]
歷史上測量的GSPS ADC轉換誤碼率一般不會低于1e-14。對于1e-12的誤碼率，這意味著轉換器在1e-12(1萬億)個樣本內不應出現轉換錯誤。1e-15的誤碼率意味著轉換器在1e-15(1百萬的四次方)個樣本范圍內不應出現轉換錯誤。雖然這些數字看起來很大，但憑借當今先進轉換器技術的高采樣速率，對于CER測試仍然可以實現。但是，對于具有8 ns采樣速率的125 MSPS轉換器，1萬億次采樣將占用800秒(1e-12 × 8 ns)，約十三分鐘。1百萬的四次方次采樣將占用800,000秒(1e-15 ×8 ns)，也即9.24天。要在這些誤碼率中實現95%的置信度，則需要分別將這些采樣持續時間的每一個均乘以2.996。
CER測試
下面的簡化功能框圖給出了如何測試內部ADC內核的CER。在或接近ADC最大編碼速率下采樣時，可使用頻率相對較慢的正弦波作為模擬輸入。應對模擬輸入信號進行規劃，以便在忽視系統噪聲的情況下，兩個相鄰樣本之間的預期絕對差不大于1 LSB代碼。理想情況下，模擬輸入信號比滿量程稍大，以便運用ADC的所有代碼。應計算模擬輸入和編碼采樣速率，以便建立較長的一致性周期，而ADC不在同一代碼級別進行一致采樣。
系統使用一個計數器來跟蹤兩個相鄰樣本之間的幅度差值超過閾值限值的情況，并將這種情況計數為轉換錯誤。該計數器必須保留整個測試過程中錯誤的累加總數。為了保證系統按預期工作，還應記錄誤差幅度與理想情況之間的關系。測試需要的時間將基于采樣速率、所需的測試轉換誤碼率和所需的置信度。
測量與仿真
在選擇具有較低CER的ADC時，系統工程師應該能夠區分列出的實際可測規格與僅基于設計仿真例子的規格。例如，1 GSPS ADC在置信度為95%且無錯誤條件下CER為1e-18的表述要么必須僅基于電路仿真，要么必須進行近一個世紀長的連續測量。要將1e-18的CER精確到95% CL，即使使用相對較快的1 GSPS ADC且采樣速率為1 ns，也將消耗29.96億秒(2.996 × 1e18 × 1ns)，約95年。您希望自己的系統ADC轉換誤碼率單獨通過仿真的外推評估，還是根據實驗室中實際測量的結果進行指定?
與數字比特誤碼測試概念不同，即便是GSPS ADC轉換誤碼率測試，也需要很長時間才能得到精確測量結果。需要將CER測試的置信度設為小于100%，因為無法無限期地進行測量。ADC采樣必須與閾值進行比較，然后才能確定其作為真正轉換誤差的重要性。實時測試系統會比較相鄰樣本，以獲取超出閾值的嚴重偏離。
典型轉換器架構可實現一些系統可接受的測量轉換誤碼率，新的設計和錯誤檢測算法正推動限值實現更佳的性能。ADI的12位2.5 GSPS ADC AD9625分級比較型流水線內核使用專有技術檢測流水線處理前期的ADC轉換錯誤，然后處理和糾正后期的錯誤。這在12位GSPS ADC上實現了優于1e-15、CL為95%的行業一流測量CER。
相關閱讀：
數字電源多頻技術詳解，降低總群延勢在必行
數字電源系統“發威”，實現信息監測無死角
實現靈活的數字電源管理，需具備向后兼容性
