【導讀】實現確定性延遲是當今許多系統設計中討論的主題。過去，人們一直在努力提高數據傳輸速度和帶寬。如今的應用則越來越重視確定性——即要求數據包在精確的、可重復的時間點傳送。
實現確定性延遲是當今許多系統設計中討論的主題。過去，人們一直在努力提高數據傳輸速度和帶寬。如今的應用則越來越重視確定性——即要求數據包在精確的、可重復的時間點傳送。
本文將在設備的層面討論確定性這一主題，以及如何設計超高速數據轉換和信號處理系統以保證確定性延遲。
以下三個因素將決定確定性如何實現：
1. 采取措施減少數字設計組件中發生的亞穩態事件
2. 計算數字后端的延遲，確保多個數據鏈路通道之間（如HSSL）的數據對齊
3. 優化時間延遲的余量，保證不會因為 PVT 的變化而出現意外的不確定性。
具體來說，我們將考慮亞穩態的影響和同步系統的方案，并介紹如何在模擬和數字信號處理域之間的接口上保持確定性。
管理超高速系統中數據轉換器陣列的延遲的能力在復雜系統中非常重要，這些系統包括數字波束導向雷達、波束成形多載波通訊等。延遲會降低系統的性能。工程師的目標是將延遲控制在可知的范圍內。
術語表 術語表
●ADC – 模數轉換器
●CDC – 跨時鐘域
●CLK – 采樣時鐘
●CMU – 時鐘管理單元
●ESIstream – 高效串行接口
●ESS – ESIstream 同步序列
●FPGA –現場可編程邏輯門陣列
●GT – 千兆比特收發器
●HSSLs – 高速串行線路
●LD – 邏輯器件（如FPGA或ASIC）
●LMFC – 本地多幀時鐘
●MZ – 亞穩態域
●PVT – 過程、電壓和溫度
●SSO – 低速同步輸出
如今有兩種流行的 IC 數據接口:無許可證的 ESIstream 和行業標準JESD204B（sub-classes 1 和2）。這兩種接口都被廣泛應用于連接數據轉換器和邏輯器件（LD） 如 FPGA和 ASIC。兩者都承諾確定性，但在具體的實現上有所不同。本文將闡述，考慮到優秀的靈活性、較低的開銷和絕對延遲，ESIstream將是最佳的選擇。
延遲的定義
延遲的簡單定義是操作和響應之間的時間差。在采樣數據系統中，通常我們最關心的是最大延遲。對于以硬件為重點的本文，不確定性的來源以及如何管理這些來源是一個關鍵問題。確定性是一個簡單的需求，即系統對于給定的一組輸入產生相同的結果。不論環境或啟動條件如何變化，結果都是可預測的，并排除隨機因素。本質上，確定性系統提供了有限的響應。
實現確定性行為的挑戰
不確定性的來源并不直觀，特別是對于 GHz 的采樣頻率。圖 1 標出了單片 ADC EV12AQ600 連接到一個邏輯設備（LD）時的幾個源。不確定性是由亞穩態產生（參見側欄），這是同步邏輯系統引入的一個因素。除此之外，還有三個因素會加劇這種不確定性：
●跨時鐘域（CDC）導致潛在的不等長的信號路徑，另外還有信號線的物理不等長
●多個 HSSL 之間的數據對齊導致的 LD 輸出緩沖區的延遲差異
●PVT（過程、電壓和溫度）的影響
亞穩態
亞穩態是同步系統在狀態轉換過程中由于有限的建立保持時間而產生的邏輯狀態的不確定性。可通過創建從 MZ 回退的狀態采樣點避免亞穩態（圖5）。
圖 1 EV12AQ600 的不確定性源和積累延遲
跨時鐘域（CDC）
數據轉換器和附加的邏輯設備(這里是 FPGA)都是復雜的同步子系統，具有相關的分層時鐘架構，加強了本地的確定性。必須使用一個外部的低抖動主時鐘來同步兩個域在 ADC 中，當使用雙時鐘 FIFO 將數據從編碼器時鐘域傳輸到發送器/串行化時鐘域時，會產生可變延遲。在FPGA 中，當使用收發器緩沖將數據從接收器/反串行化器傳輸到解碼器，以及使用輸出緩沖將數據從解碼器傳輸到用戶應用時，會產生可變延遲。EV12AQ600 的輸出數據通過 4 對 ESIstream 串行線傳輸。由于CDC 的緣故，每根線的延遲都略有不同。EV12AQ600 數據輸出端的每根線的延遲可在 126 到 142 個時鐘周期之間變化（32 個UI 的可變延遲）。此外，ADC 和接收解碼器之間的物理距離延遲了數據傳輸。PCB 上平行線的長度的任何差異都會進一步增加鏈路的延遲或偏差。
EV12AQ600 亮點亮點
●EV12AQ600 亮點
●高達 6.4 Gsps
●高達 6.5 GHz 帶寬
●集成的交叉點開關
在接收端去除偏差（參考圖 2）和重新對齊數據幀以考慮產生的到達時間差，需要在 LD 輸出緩沖中實現靈活的數據緩沖。去除偏差可使接收端的線路正確地對齊。很快我們就會看到，這是通過一個時間計數器實現的—— 它訓練系統并建立延遲限制。一旦得出了這個限制值，則可標記一個“釋放數據”事件。
EV12AQ600 同步時鐘
●fCLK & fSSO
●fCLKMAX = 6.4 GHZ (fserial = 2 x fCLK)
●fSSO = fCLK/32
避免亞穩態
需要強調的一點是，必須保證系統產生的同步信號SYNC 在亞穩態(MZ)之外采樣。此外，采樣應該始終發生在相同的ADC 主時鐘(fCLK)邊緣，以確保整個多通道采樣系統的確定性延遲。
物理信號偏差
在傳統的 PCB 上，6GHz 的采樣系統在 50 歐姆微帶線（即銅線）上通常會產生6.5ps/mm的傳播延遲。
因此，數據線之間的任何長度變化都會引入額外的傳輸延遲。LD 去偏差緩沖區的大小也應考慮到這個因素。
P, V, T 的影響
過程（如半導體制程）、電壓和溫度隨時間的差異會影響電子系統的工作點。這也是為什么器件需經歷完全的測試、驗證以得出性能參數 —— 即建立 PVT 邊界條件。任何旨在提供確定性延遲的系統都必須足夠健壯，以避免 P、V 或 T 的變化影響確定性。這需要一些控制的機制以允許初始系統校準，以及一個監控性能隨時間變化的二階方法。我們稍后將繼續討論這一話題。
考慮到以上的所有因素，如果同步脈沖和接收輸出緩沖區“有效數據”之間的延遲是固定不變的，則系統的延遲是確定性的（圖 2：釋放數據）。此外，如果經歷了多次上電和復位循環后，延遲的行為可以重現，則這一事件是健壯的。
使用同步標志流程解決 ADC 的亞穩態
為了避免亞穩態，需引入相對于主時鐘的門事件延遲，如圖3 所示。這種方法本質上是一種重新計時的方法。同步 EV12AQ600 的四個核心需要精確的時鐘以實現核心的精確交織。這是 ADC 時鐘管理單元（CMU）的工作， CMU 還通過 SYNC_CTRL 寄存器（0x000C）實現亞穩態緩解功能。在初始化時，ADC 通過置位SYNC_FLAG 位（0x000D=1）標記出亞穩態。一旦被置位，SYNC_CTRL寄存器允許用戶編程ADC 采樣邊緣（圖3）。要避免亞穩態，只需檢查 SYNC_FLAG 是否被重新置位。如果一切正常，則 SYNC_FLAG 保持為低（在 EV12AQ600 的手冊中有SYNC_FLAG 的工作流程）。
圖 2 在 LD 中去除 ADC 輸出數據的偏差
圖 3 同步脈沖延遲避開亞穩態區
同步鏈：一種實現多通道確定性的簡單方法
EV12AQ600 的 CMU 提供了解決內部亞穩態的控制方法。值得注意的是，EV12AQ600 通過其同步輸出信號(SYNCO)促進了同步鏈的實現。這個輸出信號可以通過菊花鏈連接到擴展系統中的其他 ADC 上，可始終保持確定性和相位相干采樣。這對于相位信息至關重要的系統（如波束形成應用中的合成孔徑雷達(SAR)）來說是一個巨大的優勢。雖然這一方法在多通道系統中擴展了確定性采樣，但它只影響模擬前端。它無法保證發送到LD 的輸出數據是確定性的。因此，在數字域，我們需要進一步的解決方案。
確保數字后端的確定性
前面的圖 2 顯示了不同的 ESS 的到達時間有所不同。消除這些線路偏差的一個低開銷的方法是創建一個延遲計數器——這在LD 中很容易實現（如圖4）。
計數器累加從 ADC 初始同步脈沖開始的時鐘周期數和LD 接收的最慢的 ESS。在這種情況下，“釋放數據”事件標志著接收數據反串行化的完成。通過訓練系統，同步延遲量化了最慢的 ESIstream 線路的鏈路延遲，包括鏈路層和物理銅線互聯的影響。
計數器延遲考慮到所有接收緩沖區數據的后續對齊。顯然，在大型分布式系統中，每個轉換器的數據鏈路延遲不同，需要在初始訓練階段建立。幸運的是，在ESIstream 系統中，同步鏈可輔助加強確定性采樣。同步事件可調整 data ready 信號，并針對最慢的線路進行延遲并留有適當的余量，擴展了分布式系統的確定性延遲。
圖 4 同步計數器環路延遲“data lanes ready”信號，直到最慢的線路準備好
管理 PVT 對確定性的影響
隨著采樣頻率的增加，特別是當 EV12AQ600 接近6.4GHz 的上限時，溫度變化引入的時鐘信號偏差會導致系統偏離確定性操作，這一點需要加以防范。
Teledyne e2v 提出了以下兩種對策：
• 對系統的溫度變化進行參數化描述，以確定其正常工作極限
• 開發一個動態的微調算法以設置同步脈沖邊緣的位置顯然，后一種方法更復雜，但可在整個生命周期提供更大的靈活性，也增加了開發的成本。
圖 5 最具挑戰性的系統環境可能需要精確的延遲方法
熱特性
這里的目標是建議一個安全的中溫工作點，以確保確定性，然后在工作范圍內調整溫度，并監控 ADC 的亞穩態區(MZ)的 SYNC_FLAG。通過生成的 MZ 映射，可以確定特定溫度下，對于最佳工作余量的最佳 SYNC_EDGE值（0：上升沿，1: 下降沿）。將這些信息保存在本地查找表里，系統就能夠調整合適的 SYNC_EDGE 應對溫度的變化。
詳細的 MZ 映射有助于避免亞穩態。這種方法的一個局限性與老化引入的變化有關。很難參數化整個生命周期的性能，也難以得出和時間相關的 MZ 映射。在這種情況下，另一種方法可能會有所幫助。
溫控算法
這是一種動態調整同步脈沖相位偏移（相對于主時鐘）的算法，可作為 LD 中的一個額外的時間延遲模塊來實現 —— 例如Xilinx FPGA 中的ODELAY 模塊。 如前所述，首先建立一個中溫確定性工作點。
然后，使用SYNC_FLAG 流程，在整個相位范圍內（0 到 360 度）調整同步信號相對主時鐘的相位，并監視每片 ADC 的SYNC_FLAG 置位事件。這個過程建立了同步相位余量的范圍。有了這些信息，確定性操作可通過以下方式維持：
●設置同步脈沖的最大相位余量
●或動態調整相位以避免亞穩態
采用任何一種策略都需要仔細的系統級考慮。在高時鐘頻率下，相位余量受到很大的限制，如圖5 所示。根據權衡和布線的考慮，可能需要引入精細的同步相位調整控制，該控制由每片ADC 外部的時間延遲IC 提供。
表 1 幀長度的選擇決定邏輯資源和數據速率
有一個因素決定了整體延遲——數據幀長度的選擇。這影響邏輯器件的設計。表 1 量化了選擇 1 個、2 個 或3 個字的幀長度的影響。
現代的 FPGA 可以解碼高達 400-500MHz 的線路數據速率。然而，實際應用中還需從經濟的角度考慮。某些應用或許只需要較慢的幀速率。這可以用較長的幀實現（表1）。
但是，這種選擇會影響所需數字資源的復雜度，并隱式地增加總的絕對延遲（圖6）。
圖 6 用單位間隔 (UI) 表示的總系統延遲
ESISTREAM與JESD204B/C的簡介
雖然 JESD204B/C 可實現可重構性，但毫無疑問的是，信號處理行業對其隱含的復雜性十分警惕。一個供應商的技術文檔寫著“JESD204 生存指南”。這個問題來源于多時鐘域和復雜的傳輸層。這兩種方法的高級特性總結如下（表2）。
ESIstream 消除了 JESD204 傳輸層編碼的復雜性，除此之外還有一個優點，即它是一個簡單的協議，規范文檔只有 12 頁。此外，如下的幾個原因使應用ESIstream 更加簡單：
• 消除本地多幀時鐘（LMFC），簡化了幀結構，幫助調試
• 無需考慮 PCB 上同步信號布線等長，因為它在每片轉換器里在SYNCO 輸出端重新計時到主時鐘
• 消除外部 SYSREF 信號，因此 ESIstream 通常無需額外的硬件來實現確定性
• 確定性延遲來源于一次訓練流程。一旦延遲參數被確定，對于給定的設計，這些參數是固定的。因此ESIstream 非常容易投入生產。
表 2 JESD204B/C 和 ESIstream 的特點總結
結論
管理系統設計以確保確定性延遲，這一點在很多高級應用中是至關重要的。絕對延遲很少是關鍵性能的決定因素，而固定（有限）的延遲才是重中之重。在超高速系統中，實現這一目標的難度越來越大，因為時間的余量越來越少。幸運的是，專業的元器件供應商做了很多努力來解決這些令人頭疼的問題。
以EV12AQ600為例，有如下幾項技術：
●從架構的角度，最簡單的方法是亞穩態標志（SYNC_FLAG），它與同步邊沿控制配合，允許調整同步信號的相位，以避免出現不允許的狀態。
●這個重新計時的同步信號可通過菊花鏈連接到一系列ADC 上，確保整個擴展系統的相干采樣相位。
●最后，將主時鐘和同步延遲計數器/發生器邏輯模塊結合，提供一個消除 LD 上數據線到達時間偏差的簡單的方法。
我們認為無需許可證的 ESIstream 因其簡化的數據鏈路層在復雜系統中具有明顯的優勢。JESD204B/C （sub-classes 1 和 2）也提供了保證確定性的機制，但據報道，使用這種協議實現健壯的鏈接操作非常困難。它的許多技術挑戰來源于傳輸層的復雜性，而這種復雜性與它支持的操作的多樣性有關。
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