- 一種低溫漂的CMOS帶隙基準(zhǔn)電壓源的研究
- 了解帶隙基準(zhǔn)電路的基本原理
- 采用一階溫度補(bǔ)償技術(shù)的CMOS帶隙基準(zhǔn)電壓源
近年來，由于集成電路的飛速發(fā)展，基準(zhǔn)電壓源在模擬集成電路、數(shù)模混合電路以及系統(tǒng)集成芯片(SOC)中都有著非常廣泛的應(yīng)用，對高新模擬電子技術(shù)的應(yīng)用和發(fā)展也起著至關(guān)重要的作用，其精度和穩(wěn)定性會(huì)直接影響整個(gè)系統(tǒng)的性能。因此，設(shè)計(jì)一個(gè)好的基準(zhǔn)源具有十分現(xiàn)實(shí)的意義。
1 帶隙基準(zhǔn)電路的基本原理
帶隙基準(zhǔn)電壓源的目的是產(chǎn)生一個(gè)對溫度變化保持恒定的量，由于雙極型晶體管的基極電壓VBE，其溫度系數(shù)在室溫(300 K)時(shí)大約為-2．2 mV／K，而2個(gè)具有不同電流密度的雙極型晶體管的基極-發(fā)射極電壓差VT，在室溫時(shí)的溫度系數(shù)為+0．086 mV／K，由于VT與VBE的電壓溫度系數(shù)相反，將其乘以合適的系數(shù)后，再與前者進(jìn)行加權(quán)，從而在一定范圍內(nèi)抵消VBE的溫度漂移特性，得到近似零溫度漂移的輸出電壓VREF，這是帶隙電壓源的基本設(shè)計(jì)思想。
1．1 帶隙基準(zhǔn)電壓源核心電路
本文提出的電路核心結(jié)構(gòu)如圖1所示，在電路中雙極晶體管構(gòu)成了電路的核心，實(shí)現(xiàn)了VBE與VT的線性疊加，獲得近似為零溫度系數(shù)的輸出電壓。圖1中雙極型晶體管Q1和Q2的發(fā)射區(qū)面積相同，Q3和Q4的發(fā)射區(qū)面積相同，考慮設(shè)計(jì)需求，取Q1和Q2的發(fā)射區(qū)面積為Q3和Q4的發(fā)射區(qū)面積的8倍。
在實(shí)際電路中，經(jīng)過計(jì)算可知當(dāng)取R3／R1=2．3066時(shí)，可以得到室溫下的近似零溫度系數(shù)的輸出參考電壓。
1．2 帶隙基準(zhǔn)電壓源總體電路
帶隙基準(zhǔn)電壓源總體電路總共由4部分組成：A部分是啟動(dòng)電路，B部分提供偏置電壓，C部分是運(yùn)算放大器，D部分是帶隙電壓源的核心部分。其中核心部分是由雙極晶體管構(gòu)成，實(shí)現(xiàn)了VBE和VT的線性疊加，獲得近似零溫度系數(shù)的輸出電壓。總體電路如圖2所示。
基準(zhǔn)源中運(yùn)放的設(shè)計(jì)是非常重要的，運(yùn)放的失調(diào)是基準(zhǔn)源的一個(gè)主要誤差源。由于不對稱性，運(yùn)放會(huì)受到輸入失調(diào)的影響。假設(shè)失調(diào)電壓為Vos，經(jīng)計(jì)算得到含失調(diào)電壓的輸出公式為：
1．4 電源抑制比
電源抑制比(PSRR)是電路對電源電壓頻率變化的抑制能力，是從運(yùn)放的輸入到輸出的開環(huán)增益與從電源到運(yùn)放輸出的增益之比，用KPSR表示。對帶隙基準(zhǔn)而言，由于輸出電壓和Vdd無關(guān)，所以Vdd的變化基本上不會(huì)影響輸出參考電壓的影響。但是隨著工作頻率的提高，由于電容耦合的原因?qū)е螺敵鲭妷涸诟哳l時(shí)會(huì)受到Vdd的波動(dòng)的影響，從而影響輸出電壓的穩(wěn)定性。具體的電路設(shè)計(jì)中考慮了這一點(diǎn)，在電路中采用了自偏壓cascode結(jié)構(gòu)的電流鏡，同時(shí)在輸出端接一對地濾波電容，輸出電壓的電源抑制特性就得到了很好的提高。
1．5 啟動(dòng)電路
啟動(dòng)電路也是帶隙基準(zhǔn)源中一個(gè)重要的部分。如圖2中A部分所示，電路可能會(huì)出現(xiàn)零輸出的情況。因?yàn)榉糯笃鲀啥说妮斎攵紴榱汶娖綍r(shí)，電路處于一種不工作狀態(tài)，因此需要一個(gè)啟動(dòng)電路來打破這種平衡。圖中引入的啟動(dòng)電路由Mp1～Mp6和Mn1～Mn4組成。其工作原理是由Mp1～Mp4，Mn1組成的反向器驅(qū)動(dòng)Mn2和Mn3，使Mn2和Mn3導(dǎo)通，從而通過a點(diǎn)和b點(diǎn)間接給運(yùn)算放大器的兩個(gè)差分輸入端提供偏置電壓，保證在系統(tǒng)加電的時(shí)候，輸入差分對不會(huì)關(guān)斷，當(dāng)電路正常工作后，啟動(dòng)電路關(guān)斷。
2 仿真結(jié)果
2．1 溫度特性
該電路的仿真基于Chartered 0．25 μm models。仿真軟件是T—SPICE，電源電壓為3．3 V，R3／R1的比值為2．306 6，這樣的結(jié)果在版圖設(shè)計(jì)中比較容易實(shí)現(xiàn)，可以采用單元電阻串連的形式，有利于減少因?yàn)榘鎴D失配引起的誤差。單元電阻的W=3μm，L=10 μm，方塊電阻R=330 Ω，采用的第一層多晶實(shí)現(xiàn)。圖3所示的是輸出電壓溫度特性的仿真結(jié)果。
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2．2 電源抑制特性
圖4是在1 Hz到10 GHz的范圍進(jìn)行掃描所得到的不同的電源抑制情況。低頻時(shí)抑制情況不太好，在-10 dB左右，還有待于提高；高頻抑制情況很好，基本穩(wěn)定在-120 dB左右。與傳統(tǒng)電路相比，本文提出的這種電路可以用于在各種系統(tǒng)尤其是高頻系統(tǒng)中，這一點(diǎn)是傳統(tǒng)電路所無法比擬的。
2．3 噪聲特性
噪聲是影響帶隙基準(zhǔn)源穩(wěn)定性的主要因素之一。通常噪聲分為外部噪聲和內(nèi)部噪聲。外部噪聲一般都由電源電壓的變化以及其他電路的干擾造成。內(nèi)部噪聲主要包括熱噪聲和閃爍噪聲。閃爍噪聲的大小與頻率成反比，因而在低頻下主要為閃爍噪聲，而高頻下為熱噪聲，對于高頻的熱噪聲，可以在輸出端Vref處加一個(gè)RC低通濾波器解決掉，而低頻的來自耦合到電源的噪聲則是需考慮的，可以通過提高電源抑制比來減小。圖5為電路在輸出端和電源電壓處的噪聲特性，在輸出端低頻時(shí)噪聲為10．4 nv／Rt，高頻時(shí)噪聲幾乎為0 nv／Rt，性能很好。電源電壓處的噪聲為9．6nv／Rt左右。
電路的其他方面的性能仿真結(jié)果如表1所示。表1的仿真結(jié)果是在電源電壓為3．3 V的條件的測得的。有效電流指的是在電路正常工作的情況下從電源到地之間的電流，關(guān)斷電流指的是在電路不工作的情況下從電源到地的漏電流。
本文研究了一種在0．25 μm N阱CMOS工藝下采用一階溫度補(bǔ)償技術(shù)的CMOS帶隙基準(zhǔn)電壓源。電路經(jīng)過參數(shù)優(yōu)化后用T-SPICE仿真結(jié)果為：在3．3 V電源電壓下的輸出的參考電壓為1．403 1 V，當(dāng)溫度在-20～70℃之間變化時(shí)，電路的溫度系數(shù)達(dá)到了10x10-6／℃，室溫下電路的功耗為5．283 1 mW，電路低頻時(shí)的電源抑制比特性還不是很好，還有待于進(jìn)一步的提高，高頻時(shí)的電源抑制比非常好，因此本電路可以廣泛應(yīng)用于低功耗，低溫漂，高頻集成電路中。
